Descripción arquitectónica de la CPUCR de 32 bits con Pipelining

Eitemau Tebyg

• Validación del modelo RTL en desarrollo para la CPUCR de 32 bits con pipeline
  gan: Cubero Cascante, José Andrés
  Cyhoeddwyd: (2009)
• Desarrollo de un modelo sintetizable para la CPUCR de 32 bits con pipeline
  gan: Barquero Carranza, Ricardo, 1986-
  Cyhoeddwyd: (2008)
• Diseno logico de la CPUCR
  gan: Acuña Acosta, Enrique Martín
  Cyhoeddwyd: (1990)
• Descripción por comportamiento de la CPUCR en Verilog HDL
  gan: Rodríguez Soto, Luis Eduardo
  Cyhoeddwyd: (2003)
• Conclusión del diseno físico y construcción de la CPUCR
  gan: Acuña Acosta, Enrique Martín
  Cyhoeddwyd: (1993)